Chiplet：算力時(shí)代的共同選擇 半導(dǎo)體材料行業(yè)現(xiàn)狀如何？

• 陳博 2023年11月3日 來(lái)源：中研網(wǎng) 724 43
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摩爾定律主要內(nèi)容為：在價(jià)格不變時(shí)，集成電路上可以容納的晶體管數(shù)量每18-24個(gè)月便會(huì)增加一倍，即：處理器性能大約每?jī)赡攴槐叮瑫r(shí)價(jià)格下降為之前的一半。自2015年以來(lái)，集成電路先進(jìn)制程的發(fā)展開(kāi)始放緩，7nm、5nm、3nm制程的量產(chǎn)進(jìn)度均落后于預(yù)期。隨著臺(tái)積電宣布2n

半導(dǎo)體封裝是半導(dǎo)體制造工藝的后道工序，是指將通過(guò)測(cè)試的晶圓加工得到獨(dú)立芯片的過(guò)程，即將制作好的半導(dǎo)體器件放入具有支持、保護(hù)的塑料、陶瓷或金屬外殼中，并與外界驅(qū)動(dòng)電路及其他電子元器件相連的過(guò)程。

迄今為止全球集成電路封裝技術(shù)一共經(jīng)歷了五個(gè)發(fā)展階段。通常認(rèn)為，前三個(gè)階段屬于傳統(tǒng)封裝，第四、五階段屬于先進(jìn)封裝。當(dāng)前的主流技術(shù)處于以CSP、BGA為主的第三階段，且正在從傳統(tǒng)封裝(SOT、QFN、BGA等)向先進(jìn)封裝(FC、FIWLP、FOWLP、TSV、SIP等)轉(zhuǎn)型。

傳統(tǒng)封裝以引線框架型封裝為主，芯片與引線框架通過(guò)焊線連接，引線框架的接腳連接PCB，主要包括DIP、SOP、QFP、QFN等封裝形式。

傳統(tǒng)封裝的功能主要在于芯片保護(hù)、尺度放大、電氣連接三項(xiàng)功能，先進(jìn)封裝技術(shù)則對(duì)芯片進(jìn)行封裝級(jí)重構(gòu)，能有效提高系統(tǒng)高功能密度。現(xiàn)階段先進(jìn)封裝主要是指倒裝焊(FlipChip)、晶圓級(jí)封裝(WLP)、2.5D封裝(Interposer)和3D封裝(TSV)等。先進(jìn)封裝與傳統(tǒng)封裝的主要區(qū)別在于一級(jí)互聯(lián)和二級(jí)互聯(lián)方式的不同。一級(jí)互聯(lián)方式主要包括：傳統(tǒng)工藝-WireBonding(WB);先進(jìn)工藝-FlipChip(FC)。二級(jí)互聯(lián)方式主要包括：傳統(tǒng)工藝-通孔插裝型/表面貼裝;先進(jìn)工藝-球柵陣列型(BGA)/平面網(wǎng)格陣列LGA/插針網(wǎng)格陣列(PGA)。因此FCBGA、FCLGA等封裝就稱(chēng)為先進(jìn)封裝。同時(shí)，傳統(tǒng)的元件封裝也演變?yōu)橄到y(tǒng)封裝，封裝對(duì)象由單芯片向多芯片發(fā)展，由平面封裝向立體封裝發(fā)展。

市場(chǎng)規(guī)模方面，據(jù)Yole和集微咨詢(xún)數(shù)據(jù)，2017年以來(lái)全球封測(cè)市場(chǎng)規(guī)模穩(wěn)健增長(zhǎng)，2022年達(dá)到815億美元。Yole預(yù)計(jì)總體市場(chǎng)規(guī)模將保持增長(zhǎng)態(tài)勢(shì)，2026年達(dá)到961億美元。

先進(jìn)封裝則有望展現(xiàn)高于封測(cè)市場(chǎng)整體的增長(zhǎng)水平。據(jù)Yole預(yù)計(jì)，2019-2025年，全球整體封裝市場(chǎng)規(guī)模年均復(fù)合增速4%，先進(jìn)封裝市場(chǎng)規(guī)模則達(dá)到7%的年均復(fù)合增速，并在2025年占據(jù)整體封裝市場(chǎng)的49.4%。

摩爾定律主要內(nèi)容為：在價(jià)格不變時(shí)，集成電路上可以容納的晶體管數(shù)量每18-24個(gè)月便會(huì)增加一倍，即：處理器性能大約每?jī)赡攴槐叮瑫r(shí)價(jià)格下降為之前的一半。自2015年以來(lái)，集成電路先進(jìn)制程的發(fā)展開(kāi)始放緩，7nm、5nm、3nm制程的量產(chǎn)進(jìn)度均落后于預(yù)期。隨著臺(tái)積電宣布2nm制程工藝實(shí)現(xiàn)突破，集成電路制程工藝已接近物理尺寸極限;與此同時(shí)芯片設(shè)計(jì)成本快速提升，以先進(jìn)工藝節(jié)點(diǎn)處于主流應(yīng)用時(shí)期設(shè)計(jì)成本為例，工藝節(jié)點(diǎn)為28nm時(shí)，單顆芯片設(shè)計(jì)成本約為0.41億美元，而工藝節(jié)點(diǎn)為7nm時(shí)設(shè)計(jì)成本提升至2.22億美元。

為有效降低成本、進(jìn)一步提升芯片性能、豐富芯片功能，各家龍頭廠商爭(zhēng)相探索先進(jìn)封裝技術(shù)。先進(jìn)封裝技術(shù)作為提高連接密度、提高系統(tǒng)集成度與小型化的重要方法，在單芯片向更高端制程推進(jìn)難度大增時(shí)，擔(dān)負(fù)起延續(xù)摩爾定律的重任。

如今，除了單個(gè)芯片封裝形式的演進(jìn)以外，多芯片集成、2.5D/3D堆疊等技術(shù)也成為現(xiàn)階段先進(jìn)封裝的主流技術(shù)路徑，尤其對(duì)于大規(guī)模集成電路，Chiplet封裝技術(shù)應(yīng)運(yùn)而生發(fā)揮重要作用，我們將在下文重點(diǎn)討論。

AI技術(shù)蓬勃發(fā)展的當(dāng)下，數(shù)據(jù)中心對(duì)高算力芯片的需求急速增長(zhǎng)。GPU由于具備并行計(jì)算能力，可兼容訓(xùn)練和推理，高度適配AI模型構(gòu)建，目前被廣泛應(yīng)用于加速芯片。隨著ChatGPT帶來(lái)新的AI應(yīng)用熱潮，數(shù)據(jù)中心對(duì)高算力的GPU芯片需求急速增長(zhǎng)。相較于傳統(tǒng)消費(fèi)級(jí)芯片，算力芯片面積更大，存儲(chǔ)容量更大，對(duì)互連速度要求更高，而Chiplet技術(shù)可以很好的滿(mǎn)足這些大規(guī)模芯片的性能和成本需求，因而得到廣泛運(yùn)用。

Chiplet即小芯粒，它將一類(lèi)滿(mǎn)足特定功能的die(裸片)，通過(guò)die-to-die內(nèi)部互聯(lián)技術(shù)將多個(gè)模塊芯片與底層基礎(chǔ)芯片封裝在一起，形成一個(gè)系統(tǒng)芯片。

Chiplet技術(shù)在算力芯片領(lǐng)域的三大優(yōu)勢(shì)：

1、大面積芯片降低成本提升良率

由于更高的性能需求，算力芯片的diesize通常要遠(yuǎn)大于過(guò)去的消費(fèi)級(jí)產(chǎn)品。例如Nvdia主流AI加速卡產(chǎn)品，diesize通常超過(guò)800mm2。而近年來(lái)，隨著先進(jìn)制程推進(jìn)，研發(fā)生產(chǎn)成本持續(xù)走高，大面積單顆SOC良率日益下降。Chiplet將單顆SOC的不同功能模塊拆分成獨(dú)立的小芯粒(即Chiplet)，大大縮小了單顆die的面積，起到提升良率、降低成本的作用。DAC2022會(huì)議上，清華大學(xué)馮寅瀟發(fā)表研究成果，結(jié)論表明在5nm制程，當(dāng)芯片面積達(dá)到200mm2以上，單顆SOC的成本將高于MCM工藝;當(dāng)芯片面積達(dá)到400mm2以上，由于良率的大幅下降，單顆SOC方案的成本將高于InFO工藝(MCM、InFO均為Chiplet技術(shù)的不同封裝形式)。其成本差異就主要在大面積單芯片方案中的良率損失，在多芯片方案中大幅下降。

2、HBM的導(dǎo)入

高性能計(jì)算應(yīng)用對(duì)內(nèi)存速率提出了更高的要求，借助3D封裝技術(shù)的HBM則很好的解決了內(nèi)存速率瓶頸。HBM(HighBandwidthMemory)即高帶寬存儲(chǔ)器，其通過(guò)使用先進(jìn)的封裝方法(如TSV硅通孔技術(shù))垂直堆疊多個(gè)DRAM，并在硅interposer上與GPU封裝在一起。HBM內(nèi)部的DRAM堆疊屬于3D封裝，而HBM與GPU合封于Interposer上屬于2.5D封裝，是典型的Chiplet應(yīng)用。

3、允許更多計(jì)算核心的"堆料"

由于chiplet工藝引入了高速互連的Interposer或其他中介層，使得芯片廠商得以將多顆計(jì)算核心die進(jìn)行合封，以提高芯片整體性能。Apple的M1Ultea芯片采用了臺(tái)積電的InFO_LSI工藝，將兩顆M1Max"拼接"，Apple將其成為UltraFusion芯片互連技術(shù)。LSI即本地硅互連(LocalSiliconInterconnect)，即通過(guò)在RDL載板中嵌入一塊硅橋?qū)崿F(xiàn)兩顆Die的高速互連。

與之類(lèi)似，2022年8月，國(guó)產(chǎn)算力芯片廠商壁仞科技發(fā)布BR100，采用臺(tái)積電CoWoS-S工藝，將兩顆計(jì)算核心封在一塊硅Interposer上，其16位浮點(diǎn)算力達(dá)到1000T以上、8位定點(diǎn)算力達(dá)到2000T以上，創(chuàng)造全球算力紀(jì)錄。

欲了解更多中國(guó)半導(dǎo)體材料行業(yè)的未來(lái)發(fā)展前景，可以點(diǎn)擊查看中研普華產(chǎn)業(yè)院研究報(bào)告《2023-2028年中國(guó)半導(dǎo)體材料行業(yè)市場(chǎng)深度全景調(diào)研及投資前景分析報(bào)告》。

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